芯片設計流程是怎么樣的?芯片設計主要包含了芯片設計的前端設計，后端設計以及工藝文件等，為了讓大家能夠理解的清楚一點，接下來小編就來詳細的介紹一下。
 

 

　　芯片設計的前端設計

　　一、規(guī)格制定：芯片規(guī)格，也就像功能列表一樣，是客戶向芯片設計公司提出的設計要求，包括芯片需要達到的具體功能和性能方面的要求。

　　二、詳細設計：賽億科技開發(fā)有限公司會根據(jù)客戶提出的規(guī)格要求，拿出設計解決方案和具體實現(xiàn)架構(gòu)，劃分模塊功能。

　　三、HDL編碼：使用硬件描述語言，把模塊功能以代碼來描述實現(xiàn)，也就是將實際的硬件電路功能通過HDL語言描述出來，形成RTL代碼。

　　四、仿真驗證：仿真驗證就是檢驗編碼設計的正確性，檢驗的標準就是第一步制定的規(guī)格?？丛O計是否精確地滿足了規(guī)格中的所有要求。規(guī)格是設計正確與否的黃金標準，一切違反，不符合規(guī)格要求的，就需要重新修改設計和編碼。 設計和仿真驗證是反復迭代的過程，直到驗證結(jié)果顯示完全符合規(guī)格標準。
 

 

　　五、邏輯綜合：仿真驗證通過，進行邏輯綜合。邏輯綜合的結(jié)果就是把設計實現(xiàn)的HDL代碼翻譯成門級網(wǎng)表netlist。

　　六、STA：STA的全稱就是Static Timing Analysis，靜態(tài)時序分析，這也屬于驗證范疇，它主要是在時序上對電路進行驗證，檢查電路是否存在建立時間和保持時間的違例。這個是數(shù)字電路基礎知識，一個寄存器出現(xiàn)這兩個時序違例時，是沒有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎的數(shù)字芯片功能肯定會出現(xiàn)問題。

　　七、形式驗證：這也是驗證范疇，它是從功能上(STA是時序上)對綜合后的網(wǎng)表進行驗證。常用的就是等價性檢查方法，以功能驗證后的HDL設計為參考，對比綜合后的網(wǎng)表功能，他們是否在功能上存在等價性。這樣做是為了保證在邏輯綜合過程中沒有改變原先HDL描述的電路功能。

　　芯片設計的后端設計

　　一、DFT：DFT就是可測性設計。芯片內(nèi)部往往都自帶測試電路，DFT的目的就是在設計的時候就考慮將來的測試。DFT的常見方法就是，在設計中插入掃描鏈，將非掃描單元(如寄存器)變?yōu)閽呙鑶卧?/span>

　　二、布局規(guī)劃：布局規(guī)劃就是放置芯片的宏單元模塊，在總體上確定各種功能電路的擺放位置，如IP模塊，Ram，I/O引腳等等。布局規(guī)劃能直接影響芯片最終的面積。

　　三、CTS：CTS就是時鐘樹綜合，簡單點說就是時鐘的布線。由于時鐘信號在數(shù)字芯片的全局指揮作用，它的分布應該是對稱式的連到各個寄存器單元，從而使時鐘從同一個時鐘源到達各個寄存器時，時鐘延遲差異最小。這也是為什么時鐘信號需要單獨布線的原因。

　　四、布線(Place & Route)： 這里的布線就是普通信號布線了，包括各種標準單元(基本邏輯門電路)之間的走線。比如我們平常聽到的0.13um工藝，或者說90nm工藝，實際上就是這里金屬布線可以達到的最小寬度，從微觀上看就是MOS管的溝道長度。工具Synopsys的Astro。

　　五、寄生參數(shù)提取：由于導線本身存在的電阻，相鄰導線之間的互感,耦合電容在芯片內(nèi)部會產(chǎn)生信號噪聲，串擾和反射。這些效應會產(chǎn)生信號完整性問題，導致信號電壓波動和變化，如果嚴重就會導致信號失真錯誤。提取寄生參數(shù)進行再次的分析驗證，分析信號完整性問題是非常重要的。工具Synopsys的Star-RCXT。

　　六、版圖物理驗證：對完成布線的物理版圖進行功能和時序上的驗證，驗證項目很多，如LVS(Layout Vs Schematic)驗證，簡單說，就是版圖與邏輯綜合后的門級電路圖的對比驗證;DRC(Design Rule Checking)：設計規(guī)則檢查，檢查連線間距，連線寬度等是否滿足工藝要求。工具為Synopsys的Hercules。

　　芯片設計的工藝文件

　　在芯片的設計重要設計環(huán)節(jié)，像綜合與時序分析，版圖繪制等都需要用到工藝庫文件。
 

 

　　完整工藝庫文件主要組成為：

　　l 模擬仿真工藝庫，主要以支持spectre和hspice這兩個軟件為主，后綴名為scs——spectre使用，lib——hspice使用。

　　l 模擬版圖庫文件，主要是給cadence版圖繪制軟件用，后綴名為tf,drf。

　　l 數(shù)字綜合庫，主要包含時序庫，基礎網(wǎng)表組件等相關綜合及時序分析所需要用到的庫文件。主要是用于DC軟件綜合，PT軟件時序分析用。

　　l 數(shù)字版圖庫，主要是給cadence encounter軟件用于自動布局布線，當然自動布局布線工具也會用到時序庫，綜合約束文件等。

　　l 版圖驗證庫，主要有DRC,LVS檢查。有的是專門支持calibre,有的專門支持dracula,diva等版圖檢查工具用。每一種庫文件都有相應的pdf說明文檔。

　　以上就是芯片設計的流程，如果大家還有什么不懂的，歡迎咨詢賽億官網(wǎng)在線客服，我們會耐心、貼心的解決您的問題。